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pci总线的时钟相互独立,局部总线的时钟频率范围为0~40mhz,pci的时钟频率范围为0~33mhz;可以通过串行eeprom提供pci总线和局部总线的部分重要配置信息。plx9052支持突发式内存映射传输和单周期的内存或i/o映射传输,利用32字节的直接从设备读fifo和64字节的直接从设备写fifo,映射在pci内存和i/o空间中的地址由pci基址寄存器设置。而且,局部映射寄存器允许将pci地址空间转换为局部地址空间。图6是plx9052与fifo相互连接的电路图,fifo采用idt公司的idt72205。2.3 控制单元设计整个设计的时序控制单元均由cpld完成,在光发射端主要提供40路信号的2:1复用、数据的锁存及系统工作的时序信号;在光接收端主要为解复用、fwo和plx9052提供相应的时序逻辑。本设计选用xilinx公司的xc9572作为控制单元的核心芯片,结合它的在线编程功能,完成整个系统的时序调试与设计。结合verilog语言与原理图(sch)方法,较好地实现了整个系统时序的设计。以下是40路数字信号8:1复用verilog语言设计代码。3 软件设计整个系统软件主要包括pci传输单元